私は同期設計分野のサプライヤーとして、この分野における消費電力削減の重要性が高まっていることを直接目撃してきました。現代のエレクトロニクスにおいて、消費電力は運用コストだけでなくデバイスの寿命や信頼性にも影響を与える重要な要素です。複数のコンポーネントが共通のクロック信号と調和して動作する同期設計では、消費電力の管理がさらに重要になります。このブログでは、同期設計で消費電力を削減するための効果的なテクニックをいくつか紹介します。
1. クロックゲーティング
クロック ゲーティングは、同期設計における電力削減のために最も広く使用されている手法の 1 つです。同期システムでは、クロック信号が継続的に切り替わり、すべてのフリップフロップとシーケンシャル要素を駆動します。ただし、これらの要素のすべてがクロック サイクルごとに状態を変更する必要があるわけではありません。クロック ゲーティングを使用すると、現在使用されていない回路部分へのクロック信号を無効にすることができます。
たとえば、マイクロプロセッサでは、算術論理演算ユニット (ALU)、キャッシュ メモリ、制御ユニットなどのさまざまな機能ユニットが常にアクティブであるとは限りません。クロック ゲーティングを実装することで、クロックがこれらのアイドル ユニットに到達するのを停止し、動的消費電力を削減できます。動的電力は、電圧の二乗、スイッチング容量、スイッチング周波数に比例します。クロックがゲートされると、アイドル状態のコンポーネントのスイッチング周波数がゼロになり、動的消費電力もゼロになります。
クロック ゲーティングを実装するには、通常、クロック ゲーティング セルを使用します。このセルには、クロック信号が宛先回路に通過するかどうかを制御するイネーブル入力があります。イネーブル信号が High の場合、クロックの通過が許可されます。ローの場合、クロックはブロックされます。最新の集積回路設計ツールの多くには、クロック ゲーティング合成のサポートが組み込まれているため、この手法を設計に組み込むのが比較的簡単です。クロック ゲート回路と組み合わせて使用できる同期設計マテリアルの詳細については、次のサイトを参照してください。シンクロデザイン装飾紙。
2. 電圧スケーリング
電力消費を削減するためのもう 1 つの効果的な手法は、電圧スケーリングです。回路の動的消費電力は式 (P = CV^{2}f) で与えられます。ここで、(C) はスイッチング容量、(V) は電源電圧、(f) はスイッチング周波数です。式から分かるように、消費電力は電源電圧の二乗に比例します。したがって、電源電圧を下げると、回路の消費電力を大幅に削減できます。
ただし、電圧スケーリングには課題がないわけではありません。電源電圧が低下すると、トランジスタのしきい値電圧がより重要な要素になります。トランジスタがそれほど速く切り替わらない可能性があり、回路の伝播遅延が増加する可能性があります。この問題に対処するには、動的電圧スケーリング (DVS) を使用できます。 DVS では、電源電圧は回路のワークロードに基づいて動的に調整されます。回路が高性能タスクを実行しているときは、高速動作を保証するためにより高い電圧が印加されます。作業負荷が低い場合は、電力を節約するために電圧が低下します。
たとえば、モバイル デバイスでは、グラフィックスを多用するゲームを実行するときにプロセッサが高電圧で動作することがあります。ただし、デバイスがスタンバイ モードにあるときは、電圧を非常に低いレベルに下げることができ、消費電力を最小限に抑えることができます。 DVS を実装するには、電源電圧をオンザフライで調整できる電源管理ユニット (PMU) が必要です。また、適切な電圧レベルを決定するには、ワークロードを正確に監視する必要があります。低電圧アプリケーションに適した、関連する同期設計資料を以下で見つけることができます。シンクロデザイン装飾紙。
3. ロジックの最適化
ロジックの最適化は、同期設計における消費電力を削減するための基本的な手法です。論理回路を簡素化することで、トランジスタの数とスイッチング動作を減らすことができ、その結果、消費電力が削減されます。
ロジック最適化への一般的なアプローチの 1 つは、ブール代数を使用して論理式を簡素化することです。たとえば、カルノー マップまたはクワイン - マクラスキー アルゴリズムを使用して、特定の論理関数の最小積和または積和式を見つけることができます。論理ゲートの数を最小限に抑えることで、回路内の静電容量とスイッチング動作が減少します。
ロジック最適化のもう 1 つの側面は、低電力ロジック スタイルを使用することです。たとえば、相補型金属酸化膜半導体 (CMOS) ロジックは、静的消費電力が低いため、最新の集積回路で広く使用されています。 CMOS ロジックでは、回路が安定した状態にあるときに電源からグランドへの直接経路が存在しないようにトランジスタが配置されます。
さらに、パイプラインを使用してロジックを最適化することもできます。パイプライン処理では、長い組み合わせパスを、間にレジスターを挟んだ複数の短いステージに分割します。これにより、回路の伝播遅延が減少し、回路がより低い消費電力でより高いクロック周波数で動作できるようになります。
4. 電力を意識したフロアプランニング
電力を意識したフロアプランニングは、同期設計における消費電力に大きな影響を与える可能性がある重要な手法です。フロアプランニングは、回路のさまざまな機能ブロックをチップ レイアウト上に配置するプロセスです。各ブロックの電力要件を慎重に検討することで、電力配分を最適化し、全体の電力消費を削減できます。
たとえば、高電力ブロックをグループ化して、電源ピンの近くに配置できます。これにより、配電線の長さが短縮され、それに伴う抵抗損失が削減されます。また、高電力ブロックと低電力ブロックを分離して、それらの間の干渉を防ぐこともできます。
さらに、電力を意識したフロアプランニングでは、回路の熱特性も考慮に入れることができます。高電力ブロックはより多くの熱を発生するため、ブロックが適切に配置されていない場合、チップ上の局所温度が上昇する可能性があり、消費電力がさらに増加し、回路の信頼性が低下する可能性があります。高出力ブロックを分散させ、十分な放熱経路を提供することで、チップ上でより均一な温度分布を維持できます。
5. 漏れ電力の低減
最新の集積回路、特にディープサブミクロン技術では、動的電力に加えて、漏れ電力も電力損失の重要な原因となります。漏洩電力は、トランジスタがオフ状態でもトランジスタに流れる電流によって発生します。漏れ電力を削減するための技術がいくつかあります。
1 つの手法は、マルチ閾値 CMOS (MTCMOS) を使用することです。 MTCMOS では、異なるしきい値電圧を持つトランジスタが回路内で使用されます。高しきい値トランジスタはリーク電流が低くなりますが、スイッチング遅延が大きくなります。一方、低しきい値トランジスタはスイッチング速度が高くなりますが、リーク電流は高くなります。回路のアイドル部分に高しきい値のトランジスタを使用し、アクティブ部分に低しきい値のトランジスタを使用することにより、性能をあまり犠牲にすることなく全体のリーク電力を削減できます。
もう 1 つの技術はパワー ゲーティングです。クロック ゲーティングと同様に、パワー ゲーティングは回路のアイドル部分への電源を切断します。ブロックが使用されていないときは、電源スイッチ (通常は高しきい値のトランジスタ) がオフになり、そのブロックへの電源供給が遮断されます。これにより、アイドルブロックの漏れ電流が完全に排除されます。ただし、パワー ゲーティングには、ブロックの電源オン/オフ時にチャージアップ時間とチャージダウン時間が必要となり、回路に遅延が生じる可能性があるなど、いくつかの欠点もあります。
結論
同期設計における消費電力の削減は多面的な課題であり、技術を組み合わせて使用する必要があります。クロック ゲーティング、電圧スケーリング、ロジックの最適化、電力を意識したフロアプランニング、およびリーク電力の削減はすべて、大幅な電力節約を達成するために使用できる効果的な手法です。同期設計サプライヤーとして、当社はこれらの電力削減技術を組み込んだ高品質の製品とソリューションを提供することに尽力しています。
当社の同期設計製品についてさらに詳しく知りたい場合、またはプロジェクトでの消費電力の削減についてご質問がある場合は、調達に関する話し合いのために当社にお問い合わせいただくことをお勧めします。よりエネルギー効率が高く信頼性の高い同期設計ソリューションを作成するために、お客様と協力できることを楽しみにしています。
参考文献
- ウェスト、ニール HE、デビッド ハリス。 CMOS VLSI 設計: 回路とシステムの観点。アディソン - ウェスリー、2010 年。
- ラベイ、ヤン・M、アナンタ・チャンドラカサン、ボリヴォジェ・ニコリッチ。デジタル集積回路: 設計の視点。ピアソン、2016 年。
- チャンドラカサン、アナンサ P.、マスード ペドラム。低消費電力 CMOS VLSI 設計。 Kluwer Academic Publishers、2000 年。